3次元積層/2.5次元積層向けTSV（Through Silicon Vias）シリコン貫通ビア技術

ナノシステムJPでは、半導体デバイスの層間を電気的に接続し、高密度・高性能な集積回路を実現するプロセスであるTSVの作製サービスを提供しています。

代表的な手順、加工技術、主なポイントなどをご紹介します。

1. DRIE（Deep Reactive Dry Etching）による高アスペクト比エッチング

   • 深さ100μm以上

   • SiO2ハードマスク

   • BOSCHプロセス

   • スムース（サイドウォールのスカラップが小さい）、均一で垂直なサイドウォールのプロファイル

2. 酸化膜形成/ 誘電体ライナー

   • 高いステップカバー率

   • 低温成長

   • 低誘電率

   • 低リーク電流

   • PE-TEOS, SiO2 PECVD, Al2O3 ALD (Atomic Layer Deposition)

3. バリア＆シード層成膜

   • 酸化物への金属の拡散を防ぐ

   • 高いステップカバー率

   • 拡散バリア

   • TiN、Ta、SiN、TiN、TiW、Ti

   • Cu、Tungsten等の電気めっきをベースに、スパッタリングによるシード層形成

4. メッキ・アニール

   • ボイドフリー

   • 反りを防ぐ低応力

   • 代表的な材料 Cu、タングステン

   • Cuマウンドの不具合なし

   • 400℃でアニール。

5. CMP（化学機械研磨）

   • エンドポイント制御

TSVの製造工程についてご不明な点がございましたら、お気軽にお問い合わせください。

私たちは、お客様のアプリケーションに最適な集積回路を作るお手伝いをすることを楽しみにしています。