3D/2.5D IC集積向けパッケージング 

IC技術の進歩に伴い、より信頼性が高く効率的なパッケージングソリューションの必要性がますます高まっています。3D/2.5D ICインテグレーションの登場により、半導体パッケージングの複雑さは著しく増大しました。3D/2.5D ICインテグレーションは、複数のIC層を単一のパッケージに積み重ねる技術です。各層は、シリコン貫通ビア(TSV)とマイクロバンプを使用して接続されます。このタイプのインテグレーションは、従来の2Dパッケージングと比較して、より効率的でコスト効率の高いソリューションを提供します。しかし、3D/2.5D ICインテグレーションの複雑さには、より高度な半導体パッケージングソリューションが求められます。

3D/2.5D ICをパッケージングする場合、半導体パッケージング材料は、増大した複雑さに対応し、各層間の信頼性の高い電気的接続を提供できる必要があります。また、製造および動作中に発生する極端な温度や圧力に耐えることができなければなりません。さらに、半導体パッケージングは、層間の高密度な相互接続に対応できる必要があります。

株式会社ナノシステムズJPは、最も要求の厳しい要件を満たすために、高性能な3D/2.5D ICパッケージング製造サービスを提供しています。最高レベルの性能と信頼性を実現し、お客様が最高レベルの設計、電力、および熱効率を達成できるようにします。

TSV

標準的なプロセスフロー

  1. TSV加工

TSV

シリコンウェハー内のTSV

2. 裏面加工

  1. TSV露出

半導体構造の層を示す図。下部にキャリアウェハー、中央に接着層、上部にSiN/SiO2層があり、すべての層を貫通する垂直方向の接続が示されています。
キャリアウェハー、RDL1、RDL2などのラベルが付いた層を含む半導体構造を示す図。

3.UBMおよびC4バンプ

RDL1、RDL2、およびキャリアウェハーのラベルが付いた層を示す半導体パッケージの断面図。さまざまな材料と構造が描かれており、パッケージングプロセスのさまざまな段階を示しています。

3.表面加工

  1. 表面RDL

半導体上のRDL1層とRDL2層の図。下部にキャリアウェハーがあります。さまざまな色のセクションは、構造のさまざまな層とコンポーネントを表しています。

2. 表面UBMおよびCuポストまたはピラー製造

チップ|ウェハー

チップ、再配線層(RDL1およびRDL2)、導電経路、および基板接続を示す積層半導体アーキテクチャ図。

3. パッケージ基板

RDL1とRDL2のラベルが付いた半導体パッケージ層の模式図。さまざまな色のセクションと円形の要素が特徴です。

4. アンダーフィルおよびモールド

RDL1、RDL2、および相互接続された線を含むラベル付き層を備えたフリップチップ半導体構造の図。
「アンダーフィル」とラベル付けされた黄色の正方形と、「モールド」とラベル付けされた水色の正方形。

3D/2.5D IC集積化のためのパッケージング製造プロセスについてご質問がございましたら、お気軽にお問い合わせください。