3次元/2.5次元IC集積に対応したパッケージング 

IC技術の進歩に伴い、より信頼性が高く効率的なパッケージングソリューションの必要性がますます高まっています。3次元/2.5次元IC統合の出現により、半導体パッケージの複雑さは著しく増している。3D/2.5D積層では、1つのパッケージに複数のICを積層しています。各層は、シリコン貫通電極(TSV)やマイクロバンプで接続されている。このタイプの集積は、従来の2Dパッケージに比べ、より効率的でコスト効果の高いソリューションとなります。しかし、3D/2.5D ICの統合は複雑であるため、より高度な半導体パッケージングソリューションが必要となります。

3D/2.5DのICをパッケージングする場合、半導体パッケージング材料は、複雑さを増し、層間の電気的接続を確実に行うことができなければなりません。また、製造時や動作時に発生する極端な温度や圧力に耐えられる材料でなければなりません。さらに、半導体パッケージは、層間の相互接続の高密度に対応できなければなりません。

ナノシステムJPでは、最も厳しい要求を満たすために、高性能な3D/2.5D ICパッケージング製造サービスを提供しています。最高レベルの性能と信頼性を可能にし、お客様が最高レベルの設計、電力および熱効率を達成することを可能にします。

TSV

典型的なプロセスフロー

  1. TSV加工

TSV

シリコンウェハー上のTSV

2.裏面処理

  1. TSVの公開

下部のキャリア・ウェーハ、中間の接着剤層、上部のSiN/SiO2層を含む半導体構造の層を示す図。
キャリアウエハー、RDL1、RDL2などの層がラベル付けされた半導体構造を示す図。

3.UBMとC4バンピング

RDL1、RDL2、キャリアウェハーのラベルが付いた層を示す半導体パッケージの断面図。さまざまな材料と構造が描かれており、パッケージング工程のさまざまな段階を示している。

3.フロントサイド処理

  1. フロントサイドRDL

半導体上の RDL1 層と RDL2 層を、キャリア・ウェーハを下にして示した図。さまざまな色の部分が、構造のさまざまな層とコンポーネントを表している。

2.フロントサイドのUBMとCuポストまたはピラー製作

チップウェハー

チップ、再分配層(RDL1およびRDL2)、導電経路、基板接続を示す層状半導体アーキテクチャ図。

3.パッケージ基板

RDL1およびRDL2と表示された半導体パッケージ層の模式図。

4.アンダーフィル、モールド

RDL1、RDL2、および相互接続ラインを含むラベル付きレイヤーを持つフリップチップ半導体構造の図。
アンダーフィル」と書かれた黄色い四角と、「モールド」と書かれた水色の四角。

3D・2.5D IC集積化用パッケージの製造工程についてご不明な点がございましたら、お気軽にお問い合わせください。